Memory Unit (RAM, cache)

Completado Publicado hace 5 años Pagado a la entrega
Completado Pagado a la entrega

the project is based on two codes the RAM and the cache, i did the RAM design and i need the cache. the specifications that i need are available in the given word file

Verilog / VHDL

Nº del proyecto: #18185008

Sobre el proyecto

2 propuestas Proyecto remoto Activo hace 5 años

Adjudicado a:

ahmedmohamed85

Dear sir I have more than 10 years experience in digital design using verilog please check my profile also please message me so that we can discuss

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